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VCO输出率调频相位研究

在FSM的寄存器中存储一个,并且实现这个差值始终最小,而且再有新的A出现时,要与Ad比较,如果小则刷新保存新的最小值,并且把输出的DCCA的值保存,如果大则保持原来的最小值不变,这就是为保证N为控制码在AFC中进行比较后能使VCO调频带最好的曲线上,而且每次得到的最小值都要和边界值相比较,如果大于边界值则视作偏离调频曲线太大,整个过程必须重新来一遍校准,如果在边界值范围内这说明这次校准成功。


DIV在锁相环系统作用将高频的VCO输出频率进行分频以达到与晶振频率相同相位不同的频率量,来与以晶振频率作为参考信号的输入时钟进行相位比较,使PLL形成一个反馈系统。分频比如果是整数的话就只能形成整数倍的分频频率,要实现很高分辨率的信号就只能减少晶振的频率。所以在项目的设计中采用小数分频的设计思想,不仅能实现分频比为小数的功能,而且能使频率的分辨率提高了同时也优化了噪声。


PLL系统中的分频器实质是利用整数分频平均值来实现小数分频比达到实际的小数分频的效果的。例如,想要实现N=5.5的分频比,因为实际的DIV无法达到N=5.5的分频的比例值,只有先实现N=5分频的之后再进行N=6的分频过程,实际的输出ca88手机版频率就相对于输入VCO频率的N=5.5的分频效果。在本设计中的DIV利用的数字量化分频比的EA原理进行分频比的调制过程的。它的工作原理图如图1所示。

图1:小数分频工作原理图

小数分频工作原理图

DSM调制器与滤波采样技术结合能够实现对于高分辨率间距很小的信号量数字化。要做到这个,首先调制器实现对于采样到信号,使采样信号的功率的幅度降低,再把噪声搬移到高频的频段上,最后在滤波器中滤除高频噪声信号,这样一来优化了噪声性能。EA调制器最早是用在数模转化以及模数转换模块中的,后来有设计师将调制原理在实现更高精度的分频的DIV中应用,用它在PLL中可以控制多模分频器的特性实现频率之间的切换,来达到实际小数分频的目标。以及利用DSM调制对于噪声整形的特性来优化相噪。


最原始的DSM调制系统是由模拟电路实现的,这种调制器是由滤波器,量化信号处理器,以及构成反馈的电路系统组成的。过采样与噪声整形的原理是:采样的信号和反馈回路的信号的频率作差之后再由滤波器滤波,再把滤波后的差信号数字编码量化。量化后,噪声的频谱就会被搬到高频再由滤波器滤除高频噪声量。因此,经过EA调制可较好的抑制噪声。


在此项目中实际应用的数字的方式实现的能够小数分频的分频器,数字调制电路利用EA调制原理达到调制的效果的,并不需要数模转化器就可以完成在反馈环路中的调制。用数字方式实现的系统最大的优点就是不存在模拟电路需要考虑的不太理想时所存在的效应。实际实现小数分频比的工作过程类似累加器的工作过程,其工作原理如下:小数分频比的实现实际分为两个部分,整数分频比与小数分频比,在每一个鉴频鉴相的周期内,分频比的后面小数都要与累加器存在的累加余数求和,再经过累加器的量化输出,如果相加的信号在累加器中溢出的话,则代表y(k)变成1,如果没有,则y(k)的值变成0。这就把PFD的一个周期实现的相位比较的值实现了数字量化,双模系统实现的分频效果的实际控制码就是由加法器给入的量化后的数字码实现控制的。若y(k)为0,分频器为N分频;若y(k)为1,分频器进行N+l分频。


在锁相环的电路中,调制器的实现过程就如一阶的加法器,普遍的PLL环路采用的一阶调制完成的调制过程。所以,主要目标就是能够实现一阶的加法器,在加法器实现的数字调制系统有很多的优点,相比模拟方式实现来说在结构上简单了许多,实现容易。在流片过程中以及实际的工艺不同的因素会给电路带来很多的形成误差的因素,在电路结构中也同时存在此类效应,例如CP结构的电流失配和死区范围的限制,这些不理想的效应肯定会对于调制器的调制效果存在影响,导致调制器的噪声特性变差,使ca88会员登录调制器的低频率时的量化噪声相应的增加。所以在设计时,把晶振参考频率相应的提高,对于减少噪声很必要。一阶加法器实现的数字调制器在实际工程中也需要加入一些消除噪声与杂散的电路结构带达到对于调制器的优化。


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点击次数:  更新时间:2018-02-28 09:18:57  【打印此页】  【关闭