构成触发架构的高速频电路划分
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构成触发架构的高速频电路划分

针对的锁相环输出频率在几GHz的范围,传统的CMOS逻辑已经不能满足电路的速度要求,因此需要采用CML(currentmodelogic)锁存器来构成二分频器的基本单元。图1给出了CML锁存器的电路结构,它与CMOS锁存器最大的不同在于工作中消耗静态电流。相比于另一种常见高速分频器结构:注入锁定分频器(ILFD),CML分频器除了能输出正交I/Q信号外,还能通过更宽的分频范围,虽然前者在功耗和最高工作频率方面具有优势。


PFD处于锁相环的最前端,在环路中的作用是检测参考信号/rf和反馈信号/fb间相位差并输出对应宽度的上拉/下拉脉冲信号来控制ca88手机版对环路滤波器进行充放电,从而使环路滤波器输出的VCO频率调谐电压根据PFD输入信号的相位差做出调整。PFD具有极宽的频率捕获范围,这一优势使其广泛应用于锁相环频率综合器中。

图1:带复位信号延迟路径的PFD

带复位信号延迟路径的PFD

在分数分频锁相环中,非线性会将调制器输出频谱中高频处的量化噪声和离散分量混叠到低频带内,恶化频率综合器的带内相位噪声和杂散性能。除了引起传递函数的非线性,PFD的“死区”现象使锁相环对一定范围内的输入相位差信号呈现为零增益,即在此范围内锁相环中的相位信号全面失控,直到相位误差超出“死区”边界,所以必须消除“死区”。考虑到“死区”的根源在于PFD响应的上拉/下拉脉冲宽度不足,从而导致电荷泵由于寄生电容和寄生电阻的作用无法产生有效输出,因此可以通过在复位信号CLR通路上设置足够的延迟来加大上拉/下拉脉冲的固有宽度,消除“死区”现象。


会导致环路锁定时电荷泵开启时间变长,从而增加电荷泵输出的噪声,并恶化锁相环的相位噪声。考虑到这个问题,复位信号路径上引入的延迟大小必须折中设计,既能保证延时足够消除“死区”,又不会使电荷泵对相位噪声贡献明显加大。


静态CMOS逻辑D触发器或者是真单相时钟(TSPC)D触发器来实现。相比于前者,利用TSPCD触发器构建的PFD能工作在更高的频率,因为其关键路径仅经过三个门的延时。但对于输入参考频率不高的情况,采用CMOS逻辑触发器设计的PFD也能很好的工作。ca88手机版厂考虑到静态CMOS逻辑D触发器工作性能稳定、电路结构可靠,设计的PFD是基于这种触发器的。


输入参考信号/rf和分频器反馈信号/fb之间存在微小相位差或者没有相位差时PFD输出的上拉/下拉脉冲信号(UP/DN)的瞬态仿真结果。从中可以看到,复位信号路径上的延迟单元能保证PFD输出脉冲有大于300ps的固有宽度,足以消除转换中的“死区”现象。


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点击次数:  更新时间:2018-01-04 09:18:09  【打印此页】  【关闭